🔬 不用 HBM，把内存直接堆在芯片上：高通 HBC 硅片跑通了，AI250 明年上半年出样

高通在实验室里把第一批 HBC 硅片跑通了：内存直接堆在计算芯片上方，有效带宽是外部 LPDDR5X 的 18 倍，每瓦带宽超过 HBM4 公开规格的 5 倍。数字很漂亮，但四个前提你得先看清楚。

3分钟看懂：这次到底做成了什么

先说结论：这不是一张架构图，是一颗真的在测试机上跑完读、写和近存计算的芯片。

高通 11 月 2 日宣布，第一代 HBC（High Bandwidth Compute，高带宽计算）硅片在圣迭戈实验室完成验证。测试用的是行业标准自动化测试机（ATE），跑的是生产尺寸的数据通路，权重和激活值随机生成——换句话说，不是精心挑过的演示样例。

三个数字记住了就够：

• 18 倍：有效内存带宽是外部 LPDDR5X 的 18 倍
• 5 倍：每瓦带宽超过 HBM4 公开规格的 5 倍
• 2 层 vs 4 层：这次测的样品只有 2 层 DRAM，量产版要堆 4 层

内存墙：为什么大家突然都在折腾"把内存搬近一点"

大模型推理有一个很反直觉的特点：卡住的往往不是算得多快，而是数据喂得多快。

每生成一个 token，模型都要把大量权重从内存搬到计算单元。到了 Agent 这种要长期挂着长上下文、KV 缓存一直驻留的场景，内存容量和带宽就同时吃紧。数据搬得越远、搬得越多，耗的电和时间就越多，最后都摊到每个 token 的成本上。

这就是所谓的"内存墙"。业界的解法有三条路：

1. 堆更宽的 HBM（贵，而且要 CoWoS 那种高级封装）
2. 把内存做进芯片里当 SRAM（快，但容量小得可怜）
3. 把计算搬到内存正下方——高通选的就是这条

HBM 和 HBC，差在哪

用搬家打个比方。

HBM 的做法：把仓库（DRAM）盖成一栋高楼，然后用一条超宽的高速公路（超宽内存总线）连到远处的工厂（主处理器）。路是够宽，但修路本身很贵——CoWoS、EMIB 这些先进封装就是这个"修路费"。

HBC 的做法：干脆在仓库最底层直接开一个车间，让最吃搬运量的工序在楼下干完，只把半成品送出去。楼下到楼上的距离从"毫米级"缩到"微米级"。

具体到工程上：

• 多层 LPDDR5X 的 DRAM 晶圆，用晶圆对晶圆直接键合加 TSV（硅通孔）堆在底层芯片上方
• 底层那颗不是完整处理器，只负责最带宽密集的运算，算完把结果回传给主芯片
• 正因为主芯片只需要接收"半成品"，两者之间的连接带宽需求大幅下降，可以用便宜的 2D 有机基板，不必上 CoWoS
• 存储堆叠里有冗余和重映射机制，某一层有坏点可以绕开

高通强调这不是新概念：他们在 DRAM 直接键合到逻辑晶圆上有十多年的积累，也参与过 JEDEC 的 LPDDR 标准制定。

数据对照

注意表里最后一行：高通这次没有公布任何绝对带宽数字。18 倍和 5 倍都是比值，比值好看不代表绝对值好看。

便宜在哪：省掉的那层封装才是关键

大多数人看这条新闻会盯着"18 倍"，但产业里更在意的可能是另一句：可以用传统 2D 有机基板。

HBM 之所以贵，一半贵在存储本身，一半贵在把它接上去的那套先进封装。CoWoS 产能这几年一直是 AI 芯片出货的硬瓶颈，排队排到让人绝望。

HBC 的逻辑是：既然大部分数据搬运在堆叠内部就消化掉了，主芯片和存储之间的通道就不用那么宽，封装也就可以降级。如果这条成立，省下来的不只是钱，还有产能——这对 2027 年之后想上推理集群的云厂商来说，可能比 18 倍更有吸引力。

代价是：晶圆对晶圆键合和 TSV 一样跑不掉，制造难度并没有消失，只是从"堆叠 + 高速 chiplet 互连"两件难事，变成了"堆叠"一件难事。

高通的时间表

• AI200：2026 年内出货，用 LPDDR5X，是 HBC 之前的过渡产品
• Dragonfly AI250：首个搭载 HBC 的产品，有效带宽 133 TB/s（AI200 的 18 倍），2027 年上半年出样
• 整机架：38.6 TB 内存、7.4 PB/s 有效带宽、全液冷
• C1000：基于 Oryon 的服务器 CPU，2027 年
• Dragonfly AI300：2028 年，第二代 HBC，目标有效带宽做到 AI200 的 54 倍

一句话：2026 年你买不到，2027 年上半年是"出样"不是"上市"，真正规模化交付大概率要看到 2027 下半年到 2028 年。

怎么用 / 适合谁

• 云厂商和推理服务商：如果你的成本结构里电费和每 token 成本占大头，HBC 这类"每瓦带宽优先"的路线值得进 2027 年的选型清单
• 跑长上下文 / Agent 负载的团队：KV 缓存常驻、内存容量和带宽双吃紧的场景，正是 HBC 瞄准的靶心
• 想摆脱 CoWoS 产能束缚的整机厂：如果 2D 有机基板这条路真能走通，机架设计和供应链都会松一口气
• 关注 AI 硬件成本曲线的人：这是"不用 HBM 也能做推理卡"的第一个实测证据点，比 PPT 有分量

不适合谁 / 什么情况别急着下结论

• 现在就要采购的人：2027 上半年才出样，2026 年的采购决策跟它无关
• 训练集群：HBC 明确是为推理设计的。训练要的是极致算力和 HBM 那种带宽密度，高通自己也没说这是训练方案
• 需要第三方基准的人：目前一个独立复测都没有，全部是高通自己实验室、自己口径
• 对散热敏感的高密度部署：散热数据高通只说了"纳入验证"，没给任何细节

避坑：读这类"18 倍"新闻的四个提醒

1. 看分母。18 倍的分母是"外部 LPDDR5X"，不是 HBM。HBC 自己的定位是"带宽接近 HBM、容量超过 HBM、成本低于 HBM"，但这次验证并没有跟 HBM 做同条件实测对比。
2. 看脚注。高通自己写明：这些数字是"基于实测硅片结果、归一化到目标工况"的估算值，对比对象是"公开的竞品规格"。这是厂商的标准做法，但它意味着这不是 end-to-end 实测。
3. 看层数。样品 2 层，量产 4 层。堆叠层数翻倍不是线性放大，良率、散热、TSV 应力都会变难。
4. 看"有效"两个字。133 TB/s 是"有效带宽"，里面包含了近存计算减少搬运之后的等效收益，不能拿去和显存带宽做一对一比较。

还有一点值得关注：5 倍能效没有达到高通自己原定的 6 倍目标。厂商主动说出"差一点"，通常说明这个数字经得起追问——但也说明这条路比预想的更难。

成本与时间

• 时间：现在到 2027 年上半年是出样窗口；2027 下半年到 2028 才可能规模化
• 成本：官方没给价格。理论上省掉 CoWoS 会降低成本，但晶圆对晶圆键合本身也是高成本工序，净效果要等产品报价
• 对你的成本影响：短期内为零。这条路线真正影响的是 2027 年之后的推理单位成本

行动建议

1. 如果你是采购/架构侧：把"每瓦带宽"和"每 token 成本"加进 2027 年的评估表，别只看 FLOPS
2. 如果你是开发者：暂时不用改代码。这类硬件对上层是透明的，等它真出货再看框架支持
3. 如果你是投资/研究侧：盯三个后续节点——AI250 的实际出样时间、有没有第三方复测、散热方案怎么解
4. 如果你只是想知道趋势：记住一句话就够了——AI 硬件的竞争重心，正在从"算得快"转向"喂得动"

参考来源